Verilog HDL&VHDLテストベンチ記述の初歩―論理回路の検証で用いるHDL文法とノウハウ(デザインウェーブムック) [単行本]

Verilog HDL&VHDLテストベンチ記述の初歩―論理回路の検証で用いるHDL文法とノウハウ(デザインウェーブムック) の 商品概要

• 要旨(「BOOK」データベースより）

  本シリーズでは、技術のボーダレス化が進む時代の設計・開発手法やデバイス要素技術、システム構築技術について、ていねいに解説します。

• 目次(「BOOK」データベースより）

  第１部　テストベンチの基本（検証の重要性とテストベンチ
  組み合わせ回路のためのテストベンチ　ほか）
  第２部　テストベンチの文法（遅延の記述方法
  標準出力の記述方法　ほか）
  第３部　検証のテクニック（テスト・パターンの検討
  ランダム検証　ほか）
  Ａｐｐｅｎｄｉｘ（テストベンチ記述のためのＶｅｒｉｌｏｇ　ＨＤＬ文法リファレンス
  テストベンチ記述のためのＶＨＤＬ文法リファレンス）

• 著者紹介（「BOOK著者紹介情報」より）（本データはこの書籍が刊行された当時に掲載されていたものです）

  安岡 貴志(ヤスオカ タカシ)
  東京理科大学理工学部数学科卒業。１９９８年、カネボウに入社。ＩＣ事業部に配属。ＨＤＬによる開発に３年間携わる。２００２年、ＨＤＬ設計コンサルティング会社、エッチ・ディー・ラボに入社。Ｖｅｒｉｌｏｇ　ＨＤＬ、ＶＨＤＬ、ＳｙｓｔｅｍＣなどによる開発に従事するほか、同社トレーニング事業の講師を務める。２００８年、同社を退社。現在はＨＤＬ設計の経験を活かし、アルゴリズム・レベルからＡＳＩＣ開発を行っている

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