SystemVerilogによるFPGA/ディジタル回路設計入門 [単行本]

SystemVerilogによるFPGA/ディジタル回路設計入門 の 商品概要

• 要旨（「BOOK」データベースより）

  ＨＤＬは、高い抽象度でハードウェアの動作を記述することを目的に開発されました。本書は、順序同期回路をＳｙｓｔｅｍＶｅｒｉｌｏｇで記述しＬＳＩやＦＰＧＡに実装したい設計者向けに、設計事例をもとに解説しています。

• 目次（「BOOK」データベースより）

  第１章　ＳｙｓｔｅｍＶｅｒｉｌｏｇとは
  第２章　ＦＰＧＡへの実装入門
  第３章　ディジタル回路入門
  第４章　ＳｙｓｔｅｍＶｅｒｉｌｏｇによる順序回路
  第５章　ＳｙｓｔｅｍＶｅｒｉｌｏｇによるプロセッサの設計と実装
  第６章　ＳｙｓｔｅｍＶｅｒｉｌｏｇによるＡＳＩＣ設計
  第７章　ＳｙｓｔｅｍＶｅｒｉｌｏｇとＶｅｒｉｌｏｇ　ＨＤＬの対比と記述の罠

• 出版社からのコメント

  若い技術者や学生向けに、最近のSystemVerilogによるデジタル回路設計について実践的な内容を解説する入門書。

• 内容紹介

  SystemVerilogによる回路設計を実践的に解説
  SystemVerilogによるFPGA/ASIC 設計方法を解説する入門書です。
  SystemVerilogは、はデジタル回路設計のデファクトスタンダードであるVerilog HDLを拡張した言語で、検証に関する機能が強化されています。Verilog HDLは、ライバルであるVHDLに比べて比較的書きやすい言語といわれています。
  本書は、若い技術者や学生向けに最近のSystemVerilogによるデジタル回路設計を解説するものです。FPGAへの実装やデジタル回路自体の基礎からSystemVerilogによるRISC V（リスク ファイブ）設計、Verilog HDLと比較しての注意点など、実践的な内容を解説しています。

• 著者紹介（「BOOK著者紹介情報」より）（本データはこの書籍が刊行された当時に掲載されていたものです）

  小林 和淑(コバヤシ カズトシ)
  京都工芸繊維大学電気電子工学系教授。博士（工学）（京都大学）
  
  寺澤 真一(テラサワ シンイチ)
  京都工芸繊維大学、立命館大学、明石工業高等専門学校非常勤講師
  
  吉河 武文(ヨシカワ タケフミ)
  富山県立大学教授。博士（工学）（神戸大学）。経営学修士（ＭＢＡ）（神戸大学）
  
  塩見 準(シオミ ジュン)
  大阪大学大学院情報科学研究科准教授。博士（情報学）（京都大学）
  
  門本 淳一郎(カドモト ジュンイチロウ)
  東京大学大学院情報理工学系研究科助教。博士（情報理工学）（東京大学）

SystemVerilogによるFPGA/ディジタル回路設計入門 の商品スペック