SystemVerilogによるモデリングと論理合成―ハードウェア記述言語による回路設計の基礎 [単行本]

SystemVerilogによるモデリングと論理合成―ハードウェア記述言語による回路設計の基礎 の 商品概要

• 目次

  第1章　概要
  1.1 ブール代数
  　1.1.1 ハンティントンの公準によるブール代数の定義
  　1.1.2 ブール代数の重要な性質
  　1.1.3 ブール代数の定理
  　1.1.4 スイッチング代数とその記法
  　1.1.5 Shannonの展開定理（Booleの展開定理）
  1.2 2変数ロジック関数
  1.3 SystemVerilogによる動作記述
  1.4 2変数ロジック関数とマルチプレクサ
  1.5 ロジック関数による論理合成
  1.6 回路予測
  　1.6.1 ヒューリスティックな予測法
  　1.6.2 RTL記述から予測する方法
  　1.6.3 正攻法
  1.7 合成回路の予測技術
  1.8 最適化の手段
  1.9 本書の目的と構成
  1.10 例題に関して
  1.11 本書の記法
  1.12 練習問題
  
  第2章　設計に必要なSystemVerilogの基礎知識
  2.1 基礎知識
  　2.1.1 論理値
  　2.1.2 4-state型
  　2.1.3 2-state型
  　2.1.4 enumデータタイプ
  　2.1.5 可変長リテラル(0，1，x，z，X，Z)
  　2.1.6 値としての$
  　2.1.7 ディレー
  　2.1.8 packedアレイとunpackedアレイ
  　2.1.9 ビットセレクトとパートセレクト
  　2.1.10 プロシージャ
  　2.1.11 モジュール
  2.2 モデリングに役立つ基礎知識
  　2.2.1 オペレータとオペランド
  　2.2.2 {}オペレータ
  　2.2.3 insideオペレータ
  　2.2.4 ビットセレクト
  　2.2.5 プライオリティとパラレル
  　2.2.6 ブロッキング代入文とノンブロッキング代入文
  　2.2.7 パラメータとパッケージによる汎用的な記述
  2.3 ループ処理の記述
  2.4 練習問題
  
  第3章　ブール代数と論理合成
  3.1 ブール代数の応用
  3.2 Shannonの展開定理とif-then-else
  3.3 Shannonの展開定理の応用
  　3.3.1 マルチプレクサによる階層設計
  　3.3.2 Shannonの展開定理とXOR
  　3.3.3 Shannonの展開定理とマルチプレクサ
  3.4 ハーフアダーとフルアダー
  　3.4.1 ハーフアダーと真理値表
  　3.4.2 フルアダーと真理値表
  　3.4.3 ハーフアダーとフルアダーの計算アルゴリズムのまとめ
  　3.4.4 ハーフアダーとフルアダーの活用法
  3.5 Shannonの展開定理とブール式の最適化
  　3.5.1 3変数のロジック関数の最適化手順
  　3.5.2 4変数のロジック関数の最適化手順
  3.6 練習問題
  
  第4章　論理合成とalways
  4.1 センシティビティリスト
  4.2 組み合わせ回路
  　4.2.1 センシティビティリスト
  　4.2.2 ブロッキング代入文
  　4.2.3 シングルビットとマルチビット
  　4.2.4 always_comb
  4.3 シーケンシャル回路
  　4.3.1 センシティビティリスト
  　4.3.2 ノンブロッキング代入文
  　4.3.3 フリップフロップ数
  4.4 練習問題
  
  第5章　エンコーディング
  5.1 Grayコード
  　5.1.1 Grayカウンター
  　5.1.2 Grayコードの性質
  　5.1.3 Grayコードとカルノー図
  　5.1.4 Grayコードの構造
  　5.1.5 バイナリーコードからGrayコードへの変換
  5.2 Johnsonコード
  5.3 one-hotコード
  5.4 練習問題
  
  第6章　整数表現と演算
  6.1 整数表現
  6.2 signedとunsigned
  6.3 符号の反転処理
  6.4 加減算の精度
  6.5 演算とオーバーフロー
  6.6 練習問題
  
  第7章　組み合わせ回路と論理合成
  7.1 演算子
  　7.1.1 ビット演算
  　7.1.2 関係演算子
  　7.1.3 数値演算
  7.2 if文またはcase文の合成
  7.3 デコーダー
  7.4 記述のプライオリティ
  7.5 3ステートバス
  7.6 記述の改良
  7.7 練習問題
  
  第8章　ラッチ
  8.1 ラッチの記述法
  8.2 ラッチを回避する方法
  8.3 RSラッチ
  8.4 RSラッチと信号名
  8.5 RSラッチとマルチビット
  8.6 練習問題
  
  第9章　シーケンシャル回路と論理合成
  9.1 シーケンシャル回路のモデリング
  9.2 シーケンシャル回路の検証法
  9.3 非同期信号を持つシーケンシャル回路
  9.4 非同期信号とマルチビット
  9.5 データシフタ
  9.6 練習問題
  
  第10章　FSM
  10.1 FSMと状態遷移図の定義
  10.2 FSMの例
  　10.2.1 カウンター
  　10.2.2 パリティチェッカー
  10.3 FSMの種類
  10.4 Moore FSM
  　10.4.1 Moore FSMの構成
  　10.4.2 Moore FSMのモデリング構造
  10.5 Mealy FSM
  　10.5.1 Mealy FSMの構成
  　10.5.2 Mealy FSMのモデリング構造
  10.6 FSMの適用例
  　10.6.1 パターン認識の問題
  　10.6.2 Moore FSMによるモデリング
  　10.6.3 Mealy FSMによるモデリング
  10.7 練習問題
  
  第11章　練習問題の解答
  
  参考文献
  索引

• 出版社からのコメント

  本書は、ハードウェア記述言語としてSystemVerilogを採用し回路設計をするために必要な基礎知識と技術を解説します。

• 内容紹介

  今日では、ハードウェア記述言語はハードウェア設計・検証に欠かせない手段となっています。本書は、ハードウェア記述言語としてSystemVerilogを採用し回路設計をするために必要な基礎知識と基礎技術を解説しています。
  
  基礎知識には、論理回路をハードウェア記述言語で表現する知識およびハードウェア記述言語で表現された記述を論理回路に合成する知識が含まれます。また、基礎技術には、記述表現から合成された回路構成を最適化する手法が含まれます。これらの基礎知識と技術を養う事によりハードウェア記述言語による回路設計を効果的に行えるようになります。
  
  その他、従来では思いもよらなかった斬新な記述法も紹介しています。例えば、変数aがlogic [7:0]と宣言されているとすると、 a ＞＞ 1 という演算の代わりにa[7:1]を指定できます。あるいは、2のN乗（Nは定数）の操作は 1 ＜＜ N と書かれますが、この記法では定数1の精度に依存するためNはその精度以上にはなりえません。しかし、SystemVerilogでは{1'b1,N{1'b0}}とも書けます。この記法ではシフト後も上位の桁を失いません。このように、SystemVerilogの基本的な機能を正確に理解し応用する事により従来では成し得なかった機能表現が可能になります。総じて、本書はSystemVerilogによる新時代の設計手法の基礎知識を提供します。

• 著者紹介（「BOOK著者紹介情報」より）（本データはこの書籍が刊行された当時に掲載されていたものです）

  篠塚 一也(シノヅカ カズヤ)
  １９７０年　東京理科大学理学部数学科卒業。２００６年　日本に帰国し、自社アートグラフィックスのＥＤＡ製品開発を担当し、現在に至る

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